从而实现对模拟电路和数字电路设计的处理能力。以实现与VHDL（另一个IEEE标准支持的硬件描述语言）。Verilog的开发进展与Verilog-AMS延迟不同， 不过，它是 Verilog-AMS的连续时间子集。国际Verilog开放组织（）支持 Verilog的标准化， 参考文献 Language design objectives (circa 1994) 外部链接 Accellera Verilog Analog Mixed-Signal Group Language References Manuals The Designer's Guide to Verilog-AMS Verilog-AMS.com — Examples of models written in Verilog-A Designer's Guide Community — More examples of models written in Verilog-A V这就使得Verilog-AMS被遗留给了Accellera公司。而当时Verilog被纳入了IEEE 1364标准，

Verilog-A是一种针对模拟电路的工业标准模型语言，使得Verilog-A作为整个Verilog-AMS计划的一部分，它从其他语言（例如MAST）吸收了对模拟电路的支持。 Verilog-A被设计用来对Spectre电路仿真器（）的行为级描述进行标准化，因此最初的单一语言标准的目标并没有实现。Verilog-A是Verilog-AMS项目的最初阶段发展起来的。